前置阅读：硅谷为何渴求算力：从 Agent 需求到 2027 年供给周期 · SK 海力士与 HBM 革命：从濒临破产的 DRAM 厂到 AI 存储的关键供应商
本文基于 Asianometry 的视频《EUV Photomasks Are Getting Bigger》整理（2026-10-01 发布，17 分 14 秒），路线图和技术细节按 ASML、TSMC、Intel、AGC、家登的公告和研究文献核对过。文中截图均来自该视频，图注末尾标出对应画面在视频中的时间区间。
2026 年 9 月，TSMC 和 ASML 联合宣布：半导体行业将转向 6×12 英寸的大尺寸光罩，目标是 2031 年建立试产线，2033 年进入 High NA EUV 的先进节点量产 [2]。
光罩用的一直是 6×6 英寸的石英板，几十年没变过。这次要改，是因为 High NA EUV 有一个副作用：配合现有光罩，单次曝光的面积只剩原来的一半。对 NVIDIA B200 这种面积逼近光罩极限（约 800 mm²）的 AI 芯片来说，这意味着必须分两次曝光再拼起来。把光罩沿一个方向加长一倍，就能把完整的曝光场找回来。
几何关系一句话就能说清，难的是整条链：玻璃毛坯、多层膜沉积、图形写入、刻蚀、检测、保护膜、运输盒、扫描器，每一个环节都要跟着改，而光罩厂承担了大部分改造成本，收益却主要落在晶圆厂。
视频封面。
路线图：
| 时间 | 目标 | 含义 |
|---|---|---|
| 2030 | TSMC 在先进节点量产导入 High NA | 先配合现有 6 英寸光罩使用 |
| 2031 | 大尺寸光罩试产线 | 供应链开始验证可重复生产和配套能力 |
| 2033 | 大光罩 High NA 系统进入先进节点生产 | 扫描器、材料、设备、工艺整体就绪 |
一、为什么 High NA 一次只能印半幅
EUV、NA 和多重图形化
光刻机把光罩上的电路图案缩小投影到晶圆的光刻胶上。EUV（极紫外光）的波长是 13.5 nm。NA（数值孔径）描述光学系统收集光的能力，NA 越大，能分辨的图形越细。
光刻分辨率由瑞利判据给出：
\[R = k_1 \frac{\lambda}{\mathrm{NA}}\]- $R$：可分辨的最小特征尺寸（通常指半间距，即线宽加线间距的一半）；
- $k_1$：工艺因子，与照明方式、光刻胶、掩模优化有关，物理下限是 0.25；
- $\lambda$：波长，EUV 为 13.5 nm；
- $\mathrm{NA}$：数值孔径。
现在主流的 EUV 机台 NA 为 0.33，High NA 提到 0.55。在 $k_1$ 和波长不变的情况下：
\[\frac{R_{0.55}}{R_{0.33}} = \frac{0.33}{0.55} = 0.60\]分辨率提高约 40%，半间距可以做到约 7.5–8 nm。
更高分辨率的经济价值在于减少多重图形化。当现有机台一次曝光印不清所需的图案时，工厂就把图案拆成几份，分多次曝光、刻蚀（比如 SALELE、SAQP）。每多一次，就多一套曝光、对准、沉积、刻蚀步骤，成本、周期和良率风险都会上升。High NA 能让部分关键层从多次曝光回到单次曝光。
非等倍率光学：4× 和 8×
NA 提高后，进入光罩的光锥角度变大。EUV 光罩是反射式的（13.5 nm 的光会被所有材料吸收，没法做透射光罩），光以约 6° 的入射角斜着照射光罩，再反射进投影光学系统。光锥变大以后，入射光和反射光会互相重叠，而且多层膜在大角度下反射率会下降、阴影效应会加剧。
ASML 的解法是非等倍率光学（anamorphic optics）：两个方向的缩小倍率不同，一个方向保持 4×，另一个方向改为 8× [3]。8× 方向上，光罩侧的光锥角度减半，几何问题就解决了。
图 1：两个方向使用不同缩小倍率，控制光罩侧的光束角度。（视频 01:23–01:53）
代价是曝光场变小。传统 EUV 两个方向都是 4×，曝光场是 26 × 33 mm；High NA 在 8× 方向上缩得更多，配合同样的光罩，曝光场变成 26 × 16.5 mm，宽度不变、高度减半，所以叫半场（half field）。
图 2：相同的光罩有效图形区域，经过 4×/4× 和 4×/8× 投影，分别形成完整场和半场。（视频 01:46–02:06）
算一下
光罩上真正放图案的有效区域约 104 × 132 mm（整块 6 英寸光罩是 152 × 152 mm，边缘要留给对准标记、夹持和保护膜框架）。晶圆侧的尺寸等于光罩侧尺寸除以该方向的缩小倍率：
\[W_{\text{wafer}} = \frac{W_{\text{mask}}}{m_x}, \qquad H_{\text{wafer}} = \frac{H_{\text{mask}}}{m_y}\]- 传统 EUV：$104/4 = 26$ mm，$132/4 = 33$ mm，面积 858 mm²；
- High NA：$104/4 = 26$ mm，$132/8 = 16.5$ mm，面积 429 mm²。
858 mm² 就是常说的”光罩极限”（reticle limit）。H100 约 814 mm²，B200 的单颗计算裸片也逼近这个尺寸，这些芯片放不进 429 mm² 的半场。
二、拼接：能做，但又慢又麻烦
两半怎么接
芯片小于半场的，不受影响。麻烦出在面积介于 429 和 858 mm² 之间的芯片：在传统 EUV 上一次就能印下，换到 High NA 上就必须拆成上下两半，分别曝光，再在接缝处拼起来，这叫拼接（stitching）。
就像把一张大地图分两页打印，接缝处的道路必须严丝合缝地对上。芯片接缝处是纳米级的金属线，错位一点就可能接不通。
图 3：左侧为拼接处的线条错位，右侧为拼接边界对布线的阻挡。（视频 04:22–04:30）
拼接带来两个问题：
- 制造上：两次曝光的套刻精度要求极高，扫描器要多做一轮扫描、移动和对准，吞吐量下降。
- 设计上：设计规则要限制哪些线能跨过接缝、接缝附近怎么布局。原本可以放在那里的线路和单元得绕开，版图自由度下降。
拼接在技术上可行，Intel 的官方材料就说明可以用现有光罩加拼接技术和 PDK 支持 High NA [4]。视频作者不喜欢拼接，是因为它拖慢生产、限制设计。
不能只看扫描器的价格
一台 High NA 扫描器约 3.5 亿美元，TSMC 一直对这个价格有顾虑。但视频作者认为，只看采购价看不到真正的账。
贵的机器如果每小时能产出更多合格芯片，分摊到每颗芯片上的成本未必更高。反过来，机器贵、产量还少，就很难划算。一个简化的单层成本模型：
\[C_{\text{good}} \approx \frac{C_{\text{scanner}} + C_{\text{mask}} + C_{\text{process}}}{N_{\text{wafer}} \cdot N_{\text{die}} \cdot Y}\]- $C_{\text{good}}$：每颗合格芯片分摊的该层成本；
- $C_{\text{scanner}}$：统计周期内扫描器的折旧、维护和运行成本；
- $C_{\text{mask}}$：光罩制作、使用和更换的分摊成本；
- $C_{\text{process}}$：该层其他工艺（沉积、刻蚀、清洗）的成本；
- $N_{\text{wafer}}$：周期内处理的晶圆数，由吞吐量（WPH，每小时晶圆数）和设备可用率决定；
- $N_{\text{die}}$：每片晶圆上的芯片数；
- $Y$：良率。
High NA 的账是这样的：分辨率提高，减少多重图形化，分子里的 $C_{\text{process}}$ 下降；但半场加拼接让吞吐量下降，分母里的 $N_{\text{wafer}}$ 也下降。哪边影响更大，取决于具体的层和芯片尺寸。大光罩要解决的就是分母这一项。
三、把光罩加长：找回完整场
几何关系
解法很直接：8× 那个方向上，原来 132 mm 的图案缩成 16.5 mm；如果光罩加长，让这个方向能放 264 mm 的图案，除以 8 就回到 33 mm。另一个方向保持 104 mm，除以 4 还是 26 mm。
传统光罩有效区域 晶圆侧
104 × 132 mm ── 4×/8× ──▶ 26 × 16.5 mm（半场）
加长后的有效区域
104 × 264 mm ── 4×/8× ──▶ 26 × 33 mm（完整场）
光学系统不用改，光罩加长就能把曝光场恢复到 26 × 33 mm，面积在 858 mm² 以内的大芯片不再需要拼接。
为什么叫 6×12 英寸，实际约 6×11.2 英寸
恢复 33 mm 场高所需的有效图形长度：
\[L_{\text{pattern}} = 33\ \text{mm} \times 8 = 264\ \text{mm} \approx 10.39\ \text{in}\]视频说，”6×12 英寸”是行业的习惯叫法，扫描器光罩台内的行程空间约为 11.2 英寸。11.2 英寸的长边可以容纳约 10.4 英寸的有效图形，剩下的留给边缘、对准标记和机械夹持。
能省多少时间
视频引用 Intel 的讨论：大光罩可以把 High NA 扫描器的生产率提高约 23%–50%，并把 High NA 与低 NA 之间的成本差距缩小约一半。
面积翻倍，速度却不翻倍，是因为一片晶圆的处理时间不只是曝光：还有晶圆上下料、对准、测量、光罩台和晶圆台的加减速。场变大以后，每片晶圆上的曝光次数减半，曝光以外的开销照旧。23%–50% 的区间对应不同的配置和曝光剂量假设。
视频作者还提到一个延伸：低 NA EUV（两个方向都是 4×）如果也用大光罩，可以在一块光罩上放更大的设计，或者把同一个设计重复排列两份，一次扫描覆盖更多芯片。配合三脉冲光源等改进，未来低 NA 机台有可能达到每小时 450 片或更高的吞吐量。这是作者描绘的远期前景，目前还不是商用规格。
大光罩的收益有三个来源：完整场减少半场带来的额外曝光；去掉拼接边界恢复版图自由度；配合扫描器和光源升级，进一步提高生产率。
四、EUV 光罩里面有什么，为什么做大很难
低热膨胀玻璃基底
EUV 光罩同时是一面镜子和一块模板：该反射的地方反射，该吸收的地方吸收，每次曝光图案位置都要一致。
基底是低热膨胀材料（LTEM，Low Thermal Expansion Material）玻璃。EUV 光源功率很高，光罩在曝光中会被加热，视频给出的工作温度约 35–50 °C。普通玻璃受热膨胀，图案位置就会漂移；LTEM 在这个温度范围内几乎不变形。
基底还要极其平整。视频展示了 AGC 的做法：先测量整个表面的形貌，找出哪里高、哪里低，再用局部加工专门去除凸起部分 [5]。要求的平整度是纳米级的，局部的细小起伏也要被测出来修掉。
图 4：测量表面形貌并局部去除凸起，获得超平坦基底。（视频 07:29–07:42）
Mo/Si 多层镜
玻璃上面是钼/硅交替的多层膜，视频给出的示例是约 40 对，每对总厚度约 7 nm（即 13.5 nm 的一半左右）。
13.5 nm 的光在任何单一材料表面的反射率都极低。多层膜利用布拉格反射：每一个 Mo/Si 界面都反射一小部分光，当每对膜层的厚度约为半个波长时，各界面的反射光相位一致、互相加强，40 对叠起来，总反射率能达到约 65%–70%。
这对膜层厚度的均匀性要求极高。某处厚度偏了，那里的反射峰就会偏离 13.5 nm，反射率下降，晶圆上对应位置的曝光剂量就不对了。光罩做大以后，整个更大的面积都要达到同样的均匀性。
膜层用离子束沉积铺上去：离子束轰击钼或硅的靶材，溅射出来的原子在低压环境中落到毛坯表面，一层层堆积。为了让膜层均匀，设备会旋转毛坯，并调整离子束打到靶材的角度和毛坯自身的倾斜角度。面积变大之后，这些多轴运动和控制方法都要重新验证。
图 5：离子束轰击 Mo/Si 靶材，多轴运动控制大面积薄膜的沉积均匀性。（视频 07:56–08:20）
保护层、吸收层和背面导电层
多层膜上面是一层很薄的钌（Ru）保护盖层，防止后续刻蚀图案时伤到多层镜，也起刻蚀停止层的作用 [6]。（视频把这层概括为绝缘介电层，但钌是金属，按功能叫保护盖层更准确。）
再往上是吸收层，典型材料是钽基化合物（TaBN/TaBO）[6]。有吸收层的地方吸收 EUV，刻掉吸收层的地方露出下面的多层镜、反射 EUV。哪里亮、哪里暗，电路图案就编码在这里。
玻璃背面还有一层导电涂层（通常是 CrN），让扫描器的静电吸盘能牢牢吸住光罩。
图 6：光罩层结构示意：吸收层、保护层、Mo/Si 多层镜、LTEM 基底与背面涂层。（视频 08:20–08:48）
保护膜（pellicle）
光罩图案上方还要装一层保护膜（pellicle），隔开几毫米。灰尘落在保护膜上，离图案平面足够远，在晶圆上是失焦的，不会被印出来；如果直接落在图案上，就会在每一片晶圆的同一个位置印出缺陷。
EUV 保护膜极难做：它必须足够薄，让 13.5 nm 的光两次穿过（入射和反射）时损失尽量少；又要耐得住高功率 EUV 照射下的高温。视频提到的方案有硅基薄膜和碳纳米管薄膜。光罩做大，保护膜和边框也要跟着做大，大面积薄膜的强度和均匀性又是新的问题。
图 7：EUV 保护膜与边框实物。（视频 08:48–09:02）
视频作者反复强调，做出一块质量优秀的毛坯，和建立一套稳定量产的工艺，中间差得很远。EUV 毛坯的缺陷要求极其严格，一个纳米级的颗粒或膜层缺陷就可能在晶圆上印出来。
做大以后要重新验证什么
光罩加长后，有两类问题要重新解决：
- 光学质量：更大面积上的多层膜能否全部保持对 13.5 nm 的反射率和均匀性？边角会不会比中心差？缺陷密度能否在面积翻倍的情况下守住？
- 机械稳定：为了兼容，新光罩厚度仍保持 0.25 英寸（6.35 mm），重量却接近原来的两倍。更长的板子在夹持、搬运、光罩台高速扫描加减速时，会不会弯曲变形、影响图案位置？
五、为什么整条生产线都得一起改
光罩生态的分工
光罩厂负责把毛坯做成带电路图案的成品光罩，但材料和设备都靠上游。视频用寿司师傅作比：师傅负责把食材做成寿司，不必自己出海打鱼。
光罩厂有两类：一类是芯片厂自己的内部光罩厂（三星、SK 海力士、Intel、TSMC 都有），一类是对外供货的商业光罩厂（凸版 TOPPAN、大日本印刷 DNP）。
视频列出的上游供应商：
| 环节 | 代表企业 | 光罩变大后要适配的内容 |
|---|---|---|
| 毛坯 | AGC、HOYA | 玻璃尺寸、抛光、沉积、缺陷控制 |
| 保护膜 | 三井化学、Canatu | 膜面积、边框、耐热和机械强度 |
| 载具/保护盒 | Entegris、家登（Gudeng） | 固定、密封、吹扫、自动化接口 |
| 图形写入 | IMS、NuFlare | 写入范围、工件台、数据处理 |
| 刻蚀/清洗 | 应用材料、芝浦 | 工件尺寸、均匀性、污染控制 |
| 检测/计量 | KLA、Lasertec | 检测范围、分辨率、缺陷分类 |
| 修复/验证 | 蔡司（ZEISS） | 图案修复、光学性能验证 |
其中电子束写入（IMS 和 NuFlare 的多束写入机）、EUV 波长的光化学检测（Lasertec 占主导地位）都是高度集中的环节。
晶圆厂和光罩厂的改造量不对称
视频展示了一张 Intel 的流程图，红色表示需要改变的工具、材料或软件，蓝色表示不受影响。
图 8：Intel 的流程图，红色表示需要改变的工具、材料或软件，蓝色表示不受这项尺寸变更直接影响。（视频 12:30–12:56）
两边差别很大：
- 晶圆厂：主要改扫描器，以及光罩的检测、搬运、存储系统。晶圆本身的工艺基本不受影响。
- 光罩厂：从数据准备、毛坯、涂胶、写入、显影、刻蚀、清洗，到计量、检测、修复、装保护膜、出货，几乎每一步都要改。
连”装在盒子里运过去”都不简单：保护盒、存放盒子的储存柜、盒子的清洗和检测设备、扫描器接收盒子的接口、车间顶部运输盒子的天车（OHT），都可能要适配。
收益主要落在晶圆厂（吞吐量提高、设计自由度恢复），成本却主要落在光罩厂和上游供应商身上。
旧产线要维持，新设备要买
光罩厂得同时维持新旧两套产线，因为不同客户的尺寸需求、工艺路线和付费意愿不同。视频估计，大尺寸设备可能比传统 6 英寸设备贵约 20%–100%。
光罩行业同时还有别的升级任务：
- 适应 High NA 本身的要求，处理非等倍率带来的图形数据和光学邻近校正（OPC）问题；
- 现有半场方案下的拼接；
- 曲线光罩（curvilinear mask）和逆向光刻技术（ILT，Inverse Lithography Technology）。ILT 从”晶圆上最终要得到什么图案”出发，反向计算光罩上应该是什么形状，算出来的往往是不规则的曲线，需要多束电子束写入机才能高效写出。
这些升级同时推进，抢的是同一批工程师、设备和资金。
共同标准和可信订单
视频提到，三星在 2024 年询问过毛坯供应商对大尺寸的准备情况。供应商的回答重点不在某个技术难关，而在三件事：产业共识、开放的共同标准、实际的商业需求。
早期 High NA 规划时就出现过这种僵局：光罩供应商希望芯片厂先承诺需求，芯片厂则不愿意在低 NA EUV 还没充分成熟时押注大尺寸生态。直到主要芯片厂明确表态参与，标准和投资预期才开始形成。视频作者认为，供应商需要看到大约三到五年的投资回报路径，才愿意先投钱。
共同标准是关键。如果光罩厂做出的保护盒恰好接不上扫描器，或者每家设备要求不同的接口，客户就要承担大量定制成本。标准让大家朝同一个尺寸、接口和使用方式准备；订单承诺告诉供应商，准备好了真的有人买。
视频还担心，某些专业环节的供应商极少，甚至只有单一来源。整条链像接力赛，一个关键伙伴出问题或供货延迟，其他人做好了也只能等。
六、已经有了什么，最后谁来买单
载具标准和原型
视频展示了家登（Gudeng）参与 SEMI 标准制定、开发 RSP612 载具的过程 [7]。载具决定光罩怎样被固定、密封、运输和接入机器，接口一旦写进共同标准，相关厂商就更容易拿到后续订单。
视频里还有载具内部的 CFD（计算流体力学）仿真图。光罩盒内要持续用洁净气体吹扫，防止颗粒和分子污染。盒子变大以后，要确认气流能到达所有需要的位置、没有死角。
图 9：大尺寸光罩载具中的吹扫流场仿真，流线和颜色表示不同位置的气体流动和速度。（视频 14:31–14:48）
实物原型也有了。视频介绍了 Pozzetta 的大光罩运输盒，以及 AGC 的大尺寸毛坯原型。投资者从 2024 年中开始关注 AGC 的这个方向；Intel 在 2025 年的演讲中展示了收到的 AGC 毛坯原型和其他配套部件。
图 10：Intel 展示的原型：AGC 毛坯、Pozzetta 盒体、家登载具和 Canatu 保护膜。（视频 15:09–15:27）
Intel 大约从 2023 年开始推动这个方向，并公开分享合作经验。Intel 官方公告确认，它数年来一直在推动大尺寸生态，同时继续支持现有 6 英寸光罩加拼接的方案 [4]。TSMC 和三星在同一天发布了相关公告。
从原型到量产，还要经过产能、重复性、可靠性和整线兼容性的验证。
光罩成本：贵 6 倍，寿命只有 1/5
视频最后的问题是：这笔升级的钱，最终谁来付？作者顺着需求链往下想：晶圆代工厂，然后是它们的客户 NVIDIA、AMD 等 AI 芯片公司，再往下是 OpenAI、Anthropic 这些模型公司。
一套先进制程的 EUV 光罩已经要几千万美元。视频引用了美光的一张幻灯片：EUV 光罩的成本约为传统光学光罩的 6 倍，寿命约为 0.2 倍（这是 2023 年 10 月的报告对 2025–2026 年的预测）。
图 11：美光 2023 年材料中对 2025–2026 年的预测：成本 6 倍、寿命 0.2 倍，推算等效寿命成本约 30 倍。（视频 16:12–16:30）
按单位寿命的成本算：
\[\frac{K_{\text{EUV}}}{K_{\text{optical}}} = \frac{C_{\text{EUV}} / C_{\text{optical}}}{T_{\text{EUV}} / T_{\text{optical}}} = \frac{6}{0.2} = 30\]- $K$：单位寿命成本（光罩成本除以使用寿命）；
- $C$：光罩成本；
- $T$：光罩寿命。
同样一段生产时间，EUV 光罩的花费是传统光罩的 30 倍。而且随着制程推进，一套光罩里需要用 EUV 的层数还在增加。
长周期设备投资 vs 短周期需求
视频的结尾把问题拉到几年以后：供应链升级要准备五到七年，AI 产品、客户和市场热度却可能在更短的时间里变化。等大光罩真正进入产线时，客户还需要那么多大芯片吗？
需求持续增长，产线满载，升级的投资就能被足够的产量摊薄；需求下滑，产线开不满，前期投入就很难收回。视频作者推测，TSMC 给出 2033 年这么长的时间表，可能正是在技术准备和需求不确定性之间留出余地。
总结
整条因果链：
- High NA 提高分辨率，减少多重图形化；
- 非等倍率光学在现有光罩尺寸下只能印半场；
- 半场迫使大芯片拼接，降低吞吐量、限制版图；
- 把光罩在 8× 方向加长一倍，就能恢复完整场；
- 光罩变大，整个光罩生态（毛坯、写入、检测、保护膜、载具、扫描器接口）都要改造；
- 改造成本主要落在光罩厂和上游，需要足够的产量、寿命和需求来覆盖。
评估这类升级，要同时看三层：
- 光学层：能不能印出所需图形，单次曝光覆盖多大面积？
- 制造层：能不能以足够的吞吐量、良率和可靠性稳定量产？
- 产业层：材料、设备、标准、交付和投资回报能不能按同一张时间表到位？
后续可以跟踪的具体信号：大尺寸毛坯的缺陷密度和膜层均匀性数据；扫描器在明确曝光剂量和场尺寸下的 WPH；载具和设备接口标准（SEMI）的进展；光罩厂的试产良率、光罩寿命和客户验证结果。
光罩尺寸本质上是一个系统接口。改一个接口，就把局部优化的收益和跨环节重构的成本绑在了一起。物理上正确的方向，需要商业承诺和产业协调才能真正进入生产。
参考
[1] Asianometry，EUV Photomasks Are Getting Bigger，YouTube，2026-10-01。本文叙述主线、未另注明的数字和截图取自该视频，截图时间区间为视频内时间码。
[2] ASML / TSMC，TSMC and ASML Announce Industry Transition to Large-Format Photomasks for High-NA EUV，2026-09-08。
[3] ASML，5 things you should know about High NA EUV lithography，2024。
[4] Intel，Intel Foundry and ASML Accelerate Industry Readiness for High-NA EUV，2026-09-07。
[5] AGC，EUVL 毛坯扩产与产品说明，2022。
[6] Igor A. Makhotkin et al.，The refined EUV mask model，arXiv:1912.09075，2019。
[7] 家登精密（Gudeng），投资者简报，2025-11-19，第 13 页。